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株式会社富士通研究所は、100mW以下の低消費電力で動作するH.264用エンコーダ/デコーダのコア回路を開発した。デジタルカメラやビデオカメラでの応用を想定し、2006年末の製品化を予定している。 圧縮時に最も処理量が多くなる前画面との動き変化抽出において、縮小画面を探索しながら徐々に対象を絞り込む独自の動き抽出方式を採用。LSIに適した少ない演算量での処理が可能となり、SD品質のテレビ映像などをリアルタイムで圧縮できる。 また、画質劣化を認識しやすい、人の顔やゆっくり動く物体を常時追跡し、それらの部分が高画質になるメリハリある圧縮制御を行なうアルゴリズムを開発。MPEG-2と比べ、3分の1以下のデータ量で、MPEG-2と同等の画質を実現できるという。 H.264/MPEG-4 AVCの対応プロファイルレベルは「メインプロファイル@レベル3」、最大解像度は720×576ドット、動作クロックは54MHz、回路規模は約200万ゲート。製造プロセスは90nm。 今回開発した技術を応用することで、消費電力100mW以下でのH.264圧縮/伸張が可能となるため、電池駆動のデジタルAV機器でも搭載できる。同社ではデジタルカメラやビデオカメラでの採用を目指し開発を進め、2006年末の製品化を目指とともに、次期コア回路ではHDTV対応を目標に研究開発を進めていくという。 □富士通のホームページ (2005年11月15日) [AV Watch編集部/usuda@impress.co.jp]
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